EDA技术实用教程原理图输入与VHDL文本输入设计的区别Graphiciswhatyoudrawiswhatyouget“tellmewhathardwareyouwantandIwillgiveittoyou”VHDLiswhatyouwriteiswhatfunctionalyouget“tellmehowyourcircuitshouldbehaveandtheVHDLcompilerwillgiveyouthehardwarethatdoesthejob”butthedesignercannotcontrolhowthecircuitimplement是什么是VHDL？VHDL的功能和标准【例4-1】ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINy<=aWHENs='0'ELSEb;ENDARCHITECTUREone;4.1.12选1多路选择器的VHDL描述4.1.12选1多路选择器的VHDL描述4.1.12选1多路选择器的VHDL描述1.实体表达4.1.2VHDL相关语句说明4.1.2VHDL相关语句说明4.1.2VHDL相关语句说明4.1.2VHDL相关语句说明4.1.2VHDL相关语句说明4.1.3VHDL设计的基本概念和语句小节4.2寄存器描述及其VHDL语言现象4.2.2D触发器VHDL描述的语言现象说明4.2.2D触发器VHDL描述的语言现象说明Signalsvs.Variables4.2.2D触发器VHDL描述的语言现象说明5.不完整条件语句与时序电路图4-5例4-9的电路图5.不完整条件语句与时序电路4.2.3实现时序电路的VHDL不同表达方式4.2.3实现时序电路的VHDL不同表达方式4.2.3实现时序电路的VHDL不同表达方式4.2.3实现时序电路的VHDL不同表达方式4.2.4异步时序电路设计【例4-15】4.31位二进制全加器的VHDL设计4.3.1半加器描述和CASE语句【例4-20】LIBRARYIEEE;--半加器描述(2)USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;ARCHITECTUREfh1OFh_adderisSIGNALabc:STD_LOGIC_VECTOR(1DOWNTO0);BEGINabc<=a&b;PROCESS(abc)BEGINCASEabcISWHEN"00"=>so<='0';co<='0';WHEN"01"=>so<='1';co<='0';WHEN"10"=>so<='1';co<='0';WHEN"11"=>so<='0';co<='1';WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREfh1;【例4-21】...--半加器描述(3)SIGNALabc,cso:STD_LOGIC_VECTOR(1DOWNTO0);BEGINabc<=a&b;co<=cso(1);so<=cso(0);PROCESS(abc)BEGINCASEabcISWHEN"00"=>cso<="00";WHEN"01"=>cso<="01";WHEN"10"=>cso<="01";WHEN"11"=>cso<="10";ENDCASE;ENDPROCESS;ENDARCHITECTUREfh1;【例4-22】LIBRARYIEEE;--1位二进制全加器顶层设计描述USEIEEE.STD_LOGIC_1164.ALL;ENTITYf_adderISPORT(ain，bin，cin:INSTD_LOGIC;cout，sum:OUTSTD_LOGIC);ENDENTITYf_adder;ARCHITECTUREfd1OFf_adderISCOMPONENTh_adderPORT(a，b:INSTD_LOGIC;co，so:OUTSTD_LOGIC);ENDCOMPONENT；COMPONENTor2aPORT(a，b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDCOMPONENT；SIGNALd，e，f:STD_LOGIC;BEGINu1:h_adderPORTMAP(a=>ain，b=>bin，co=>d，so=>e);u2:h_adderPORTMAP(a=>e，b=>cin