VHDL设计方法VHDL设计方法第一部分VHDL的含义VHDL历史VHDL特点VHDL与其他HDL比较典型的综合流程典型的仿真流程第二部分VHDL的设计单元实体实体举例GenericPORTS端口类型数据类型数据类型数据类型Std_Logic数据类型Std_Logic数据类型练习一练习一答案构造体实体和构造体之间的关系构造体结构图构造体—行为描述举例数据对象—常数数据对象－信号数据对象－信号信号举例信号赋值数据对象—变量变量赋值信号和变量的作用范围信号和变量的区别算术运算符关系运算符逻辑运算符其他运算符运算优先级运算重载并行语句并行语句布尔表达式With_Select_Then选择信号语句With_Select_Then语句举例With_Select_Then语句举例When_Else选择信号语句When_Else语句举例When_Else语句举例进程语句进程语句信号敏感表顺序语句LIBRARYieee;USEieee.std_logic_1164.all;ENTITYif_caseISPORT(a,b,c,d:INStd_Logic;sel:INStd_Logic_Vector(1downto0);y,z:OUTStd_Logic);ENDif_case;ARCHITECTURElogicOFif_caseISBEGINif_label:PROCESS(a,b,c,d,sel)BEGINIFsel="00"THENy<=a;ELSIFsel="01"THENy<=b;ELSIFsel="10"THENy<=c;ELSEy<=d;ENDIF;ENDPROCESSif_label;敏感表举例敏感表举例顺序赋值语句举例顺序赋值语句举例顺序赋值语句举例顺序赋值语句举例顺序赋值语句举例在时序电路中的变量赋值IF_THEN_ELSE语句IF_THEN_ELSE语句IF_THEN_ELSE语句CASE_WHEN语句CASE_WHEN语句LOOP语句LOOP语句示例BEGINshft_var(7downto4):="0000";shft_var(3downto0):=d_in;IFshft_lft='1'THENFORiIN7DOWNTO4LOOPshft_var(i):=shft_var(i-4);ENDLOOP;shft_var(3downto0):=“0000”;ELSEshft_var:=shft_var;ENDIF;q_out<=shft_var;ENDPROCESS;ENDlogic;组合电路举例组合电路举例组合电路举例组合电路举例组合电路举例避免引入锁存效应时序电路举例时序电路举例时序电路举例时序电路举例三态电路举例双向口举例双向口举例别名状态机设计二进制状态机编码格雷码状态机编码ONEHOT状态机编码编码方式的选择状态机设计——实体描述状态机设计——方案一状态机设计——方案一方案分析状态机设计——方案二状态机设计——方案二方案二分析状态机设计方案三状态机设计方案三方案三分析VHDL结构化设计基本单元结构化设计的方法比较层次化设计管理Package和Component举例元件例化举例第四部分AlteraVHDLVHDL语言输入VHDL语言输入VHDL语言输入VHDL语言输入VHDL语言输入VHDL语言输入VHDL语言输入编译错误定位VHDL模板建立VHDL元件符号层次化设计方法进行项目顶层设计第五部分问题VHDL代码图形法实现该状态机状态机分析输出反馈10K10EAB能否实现该电路EAB框图修改后的源代码编译结果举例编译结果修改VHDL代码修改后的代码编译结果第六部分LPM(参数化宏单元库)ALTERA支持的LPM库ALTERA支持的LPM库ALTERA支持的LPM库ALTERA支持的LPM库在图形编辑器中使用LPM在VHDL中调用原理图模块在VHDL中调用LPMVHDL中使用三态总线缓冲外部三态缓冲三态缓冲的硬件实现编译结果内部三态编译结果举例编译结果