VHDL语言数字秒表设计优质资料(可以直接使用，可编辑优质资料，欢迎下载）北华航天工业学院《EDA技术综合设计》课程设计报告报告题目：数字秒表设计作者所在系部：电子工程系作者所在专业：自动化专业作者所在班级：作者姓名：指导教师姓名：完成时间：2011年12月2日内容摘要应用VHDL语言设计数字系统，很多设计工作可以在计算机上完成，从而缩短了数字系统的开发时间。我们尝试利用VHDL为开发工具设计数字秒表。秒表的逻辑结构较简单，它主要由十进制计数器、六进制计数器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表还需有一个启动信号和一个清零信号，以便秒表能随意停止及启动。秒表有共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便与同显示译码器连接。关键词:VHDL，数字钟，MAX+plusII，时序仿真图。目录实验目的……………………………………………………………………………1二、硬件要求……………………………………………………………………………1三、方案论证……………………………………………………………………………1四、模块说明……………………………………………………………………………1六进制计数器…………………………………………………………………………1十进制计数器…………………………………………………………………………2蜂鸣器…………………………………………………………………………………3译码器…………………………………………………………………………………4控制器…………………………………………………………………………………5顶层文件………………………………………………………………………………8五、整体连接图…………………………………………………………………………9六、实验步骤……………………………………………………………………………10七、实验结果……………………………………………………………………………10八、实验总结……………………………………………………………………………10九、参考文献……………………………………………………………………………10课程设计任务书课题名称数字秒表完成时间12.02指导教师职称学生姓名班级总体设计要求和技术要点设计要求：秒表共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便于和显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声。除此之外，整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动。设计要点：秒表的逻辑结构较简单，它主要由显示译码器、分频器、十进制计数器、六进制计数器和报警器组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲。工作内容及时间进度安排工作内容：在软件上编辑、编译程序，并仿真到达实验要求。进度安排;课下编写程序，并要求程序能通过编译仿真；第十四周的周三在实验板上下载调试程序；周四课设答辩课程设计成果1．与设计内容对应的软件程序2．课程设计报告书3．成果使用说明书一、实验目的学习使用VHDL语言，以及EDA芯片的下载仿真二、硬件要求（1）主芯片EPF10K10LC84-4。（2）蜂鸣器。（3）8位八段扫描共阴极数码显示管。（4）二个按键开关（清零，开始）。三、方案论证数字秒表计时控制电路控制状态机计时电路显示电路分频电路计数器六进制计数器扫描电路七段译码器十进制计数器系统组成框图四、模块说明时钟的设计共化分为6个模块：六进制计数器（count6），十进制计数器（count10），报警电路（bs），扫描电路（seltime），译码电路（ym）。下面具体分析各个模块的原理、内容和功能。（1）六进制计数器(count6)能够实现6进制循环计数，带有清零端stop、开始端start、时钟信号端clk、其文本语言（文件名：count6.vhd）为底层文本，图1为六进制计数器的仿真波形图。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycount6isport(clk,clr,start:instd_logic;daout:outstd_logic_vector(3do