心得和体会分工与协作串行分工两者混合使用并行分工需要注意的问题并行分工需要注意的问题VHDL写作中需要注意的问题优点问题一：可仿真但不能综合下载问题二：需要大量的逻辑单元entityaisport(a0,a1,b:instd_logic_vector(3downto0);sel:instd_logic;result:outstd_logic_vector(7downto0));end;architecturearchofaissignaltemp:std_logic_vector(3downto0);beginprocess(a0,a1,b,sel)beginifsel='0'thentemp<=a0;elsetemp<=a1;endif;result<=temp*b;endprocess;end;结构图ＩＦ语句引起的问题问题三：出现“莫名其妙”的错误多重驱动改进措施：用中间变量代替，最后经判断再赋值给信号输出。把１个ｐｒｏｃｅｓｓ拆成两个ｐｒｏｃｅｓｓ，再写一个其他语句决定输出。一个进程中只能有一个沿检测语句，其他的都只能监测电平。沿检测的过程：检测敏感信号在一段时间（δ）内发生变化。检测敏感信号又过了一段时间（δ）后的逻辑状态。VDHL与数字电路基础的关系MAX+PLUS中不被大家注意的功能Fast：系统在综合时，将会按芯片运行的最快速度优化用户设计，而不是占用芯片资源情况。Normal：系统综合时尽量利用芯片的可用资源。WYSIWYG：保持用户所设计的各种逻辑关系，对于一些不必要的逻辑内容也予保留。Optimize：用于可以调节滑块，以自定义自己的要求。area：优先资源占用；speed：优先运行速度。ＦａｓｔTotallogiccellsrequired:524Totalflipflopsrequired:93WYSIWYGTotallogiccellsrequired:1447Totalflipflopsrequired:93Slowslewrate：减缓信号的跳变速度，当许多输出信号同时发生变化时，选择此项将会缓解由于跳变引起的噪声。XORsynthesis：系统会自动创建一些异或门来化简逻辑。谢谢大家祝大家考试顺利