LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDECL7SISPORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));END;ARCHITECTUREoneOFDECL7SISBEGINPROCESS(A)BEGINCASEAISWHEN"0000"=>LED7S<="0111111";WHEN"0001"=>LED7S<="0000110";WHEN"0010"=>LED7S<="1011011";WHEN"0011"=>LED7S<="1001111";WHEN"0100"=>LED7S<="1100110";WHEN"0101"=>LED7S<="1101101";WHEN"0110"=>LED7S<="1111101";WHEN"0111"=>LED7S<="0000111";WHEN"1000"=>LED7S<="1111111";WHEN"1001"=>LED7S<="1101111";WHEN"1010"=>LED7S<="1110111";WHEN"1011"=>LED7S<="1111100";WHEN"1100"=>LED7S<="0111001";WHEN"1101"=>LED7S<="1011110";WHEN"1110"=>LED7S<="1111001";WHEN"1111"=>LED7S<="1110001";WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;END;编译当前文件再次编译锁定引脚保存—再次编译检测硬件二、在此基础上增加一个10进制计数器将当前文件建成可调用的符号文件，插入到原理图中三、在此基础上再增加一个分频器记录实验结果四、在此基础上再增加一个输出控制端口，使某个的指定数码管工作并记录实验结果五、在此基础上再增加一个分频器并记录实验结果六、在此基础上修改程序，动态扫描数码管，用两个数码管显示输出60进制数（见60s参考程序）设计方案：方案采用层化次设计方法，在顶层将系统分为60进制秒计时模块、60进制分计时模块、24进制小时计时模块、整点报警模块、数码管段码位码输出模块和数码管译码显示模块，各模块均为底层的VHDL文件，经过打包转换成的元件符号调用而来。顶层电路原理图（1）顶层电路原理图（2）60进制秒计数器程序60进制分计数器程序24进制小时计数器程序整点报警模块程序数码管段码、位码输出程序数码管译码、显示模块程序参考设计数字钟效果