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第六讲组合逻辑电路设计课题:组合逻辑电路设计3个二进制输入端A,B,C和8个译码输出端y0~y7。对输入A,B,C的值进行译码,确定输出端y0~y7的哪一个输出端变为有效(低电平),从而达到译码的目的。EN使能输入脚为方便译码器的控制或便于将来扩充用。表13-8线译码器的真值表(2)译码器的VHDL编程三、基本门电路设计四、四选一选择器电路设计五、三态门及总线缓冲器电路设计五、三态门及总线缓冲器电路设计五、三态门及总线缓冲器电路设计课外作业:教材P2103.18、3.26