《FPGA系统设计与开发》课程设计报告题目：七人表决器专业：电子信息工程专业学号：1340820410姓名：杨彪指导老师：聂小燕一、实验目的1、熟悉VHDL的编程。2、熟悉七人表决器的工作原理。进一步了解实验系统的硬件结构。二、实验原理所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。七人表决器顾名思义就是由七个人来投票，当同意的票数大于或者等于4时，则认为同意；反之，当否决的票数大于或者等于4时，则认为不同意。实验中用7个拨动开关来表示七个人，分别用7个LED等来反应每个人的决定，当对应的拨动开关输入为‘1’时，表示此人同意，LED灯点亮；否则若拨动开关输入为‘0’，则表示此人反对，LED灯不亮。表决的结果也用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。同时，数码管上显示通过的票数。三、实验内容=395579A85骅355388AD2諒202734F31伱2295259A8妨199954E1B丛266936845桅本实验就是利用实验系统中的拨动开关模块和LED模块以及数码管模块来实现一个简单的七人表决器的功能。拨动开关模块中的K1～K7表示七个人，当拨动开关输入为‘1’时，表示对应的人投同意票，对应的LED灯亮；否则当拨动开关输入为‘0’时，表示对应的人投反对票，对应的LED灯不亮；LED模块中LED1表示七人表决的结果，当LED1点亮时，表示此行为通过表决；否则当LED1熄灭时，表示此行为未通过表决。同时通过的票数在数码管上显示出来。四、实验步骤1、打开QUARTUSII软件，新建一个工程。2、建完工程之后，再新建一个VHDLFile，打开VHDL编辑器对话框。3、按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序。4、编写完VHDL程序后，保存起来，并建立工程。5、对自己编写的VHDL程序进行编译并仿真，对程序的错误进行修改。6、编译仿真无误后，依照拨动开关、LED、数码管与FPGA的管脚连接表或参照附录进行管脚分配。表1是示例程序的管脚分配表。分配完成后，再进行全编译一次，以使管脚分配生效。7、下载程序到试验箱验证实验的正确性，观察现象，对错误的地方进行改正。表SEQ表格\*ARABIC1程序的管脚分配表端口名使用模块信号对应FPGA管脚说明CLK时钟C13CLR29818747A瑺2169754C1品)386649708霈~204424FDA俚?复位P25低电平有效K1拨动开关K1H8七位投票人的表决器K2拨动开关K2J8K3拨动开关K3J9K4拨动开关K4A4K5拨动开关K5l2071950EF僯w382179549镉$W327758007耇B4K6拨动开关K6A5K7拨动开关K7B5ResultLED模块LED1G13表决结果亮为通过LED0LED模块LED2G15每个人投票的结果LED1LED模块LED3q2222856D4囔
238455D25崥l26524679C果367938FB9边358168BE8诨G14LED2LED模块LED4H12LED3LED模块LED5H11LED4LED模块LED6J10LED5LED模块LED7L9LED6LED模块LED8H10LEDAG0数码管模块A段257156473摳2526962B5抵wFCF13表决通过的票数LEDAG1数码管模块B段F14LEDAG2数码管模块C段F15LEDAG3数码管模块D段E15LEDAG4数码管模块E段F16LEDAG5数码管模块F段F17LEDAG6XW341148542蕂~363478DFB跻数码管模块G段E18五、七人表决器VHDL程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYBJQISPORT(CLK,CLR:INSTD_LOGIC;----CLK为系统时钟，CLR为复位按K:INSTD_LOGIC_VECTOR(6DOWNTO0);----拨动开关输入表决Result:OUTSTD_LOGIC;----显示表决是否通过LEDAG,LED:OUTSTD_LOGIC_VECTOR(6DOWNTO0));----LEDAG为七段数码管，用来显示同意的人数；LED为七个指示灯，用来指示投票人的个人投票结果。ENDENTITYBJQ;ARCHITECTUREoneOFBJQISBEGINPROCESS(K)VARIABLEshu:INTEGER;----定义变